XJTU-Computer-Organization-Lab

Xi'an Jiaotong university 西安交通大学计算机组成原理实验 Verilog

主要内容

• lab01/lab02/lab03/lab04/lab0501: 为课内的前5次铺垫实验，完成包括寄存器、ALU、存储器、数据通路等。
• project_2: 最后一次实现ARM五级流水线CPU，包括处理结构冒险，数据冒险和常见的控制冒险。

主要源文件：

src目录下，例如project_2中：

• 设计：project_2/project_2.srcs/sources_1/new/ARM_CPU_pipeline.v
• 仿真：project_2/project_2.srcs/sim_1/new/sim_ARMCPU.v